DDR線長匹配與時序（上）

2016-12-20  by:CAE仿真在線  來源:互聯網

前段時間,高速先生優質文章評選結果公布,大家對DDR相關文章熱情很高,主要是這些文章寫的接地氣,看來接地氣的文章還是很受歡迎的。作為一個從工程角度接觸DDR的攻城獅,相對于DDR領域的龐大知識體系,我們更關注的是DDR的應用。為了不辜負大家的期待,我將繼續給大家分享DDR相關知識的一些心得體會,將那些冰冷的設計規范用自己理解的方式表達出來,供大家參考。

好了,進入正題,這次要談到的話題是DDR的線長匹配,這個大家再熟悉不過了。回顧一下,總體原則是:地址,控制/命令信號與時鐘做等長。DQ/DM信號與DQS做等長。為啥要做等長?大家會說是要讓同組信號同時到達接收端,好讓接收芯片能夠同時處理這些信號。那么,時鐘信號和地址同時到達接收端,波形的對應關系是什么樣的呢?我們通過仿真來看一下具體波形。

建立如下通道,分別模擬DDR3的地址信號與時鐘信號。

圖1 地址/時鐘仿真示意圖

為方便計算,我們假設DDR的時鐘頻率為500MHz,這樣對應的地址信號的速率就應該是500Mbps,這里大家應該明白,雖然DDR是雙倍速率,那是指數據信號,對于地址/控制信號來說,依然是單倍速率的,我們在仿真時,地址/命令信號與數據信號的速率也是應該分開設置的,大家在設置信號速率時應該注意。下面來看看波形,在地址與時鐘完全等長的情況下,地址與數據端的接收波形如下圖2:紅色代表地址信號,藍色代表時鐘信號。

圖2 時鐘信號與地址信號波形

上面的波形我們似乎看不出時鐘與地址之間的時序關系是什么樣的,我們把它放在眼圖中,時序關系就很明確了。這里粗略的計算下建立時間與保持時間。如下圖

圖3 時鐘信號與地址信號波形

由上圖3.我們可以知道,該地址信號的建立時間大約為983ps,保持時間為1ns。這是在時鐘與地址信號完全等長情況下的波形。如果地址與時鐘不等長,信號又是什么樣的呢?仿真中,我們讓地址線比時鐘線慢200ps,得到的波形與眼圖如下:

圖3 時鐘信號與地址信號波形

圖4 時鐘信號與地址信號波形

由上圖可知,在地址信號比時鐘信號長的情況下,保持時間為780ps,建立時間為1.2ns。可見,相對于地址線與時鐘線等長來說,地址線比時鐘線長會使地址信號的建立時間更短。同理,如果時鐘線比地址線長,則建立時間會變長,而保持時間會變短。

需要說明的是,這里的建立時間與保持時間只是粗略的估算,實際規范中定義的建立時間與保持時間要比這個復雜。我們的總體目標就是要使DDR的建立時間與保持時間保持足夠的裕量,只有這樣,數據才能夠順利的被讀取或者寫入。讀到這里,我想小伙伴們已經對線長匹配與時序之間的關系有了更具體的認識。那么,雙沿采樣的DQS與DQ之間的關系又具體是什么樣的呢?我們將在下篇文章中具體介紹,敬請期待。

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