【往期回顧】DDR3系列之時(shí)鐘信號的差分電容【轉(zhuǎn)發(fā)】

2018-04-10 by:CAE仿真在線來源:互聯(lián)網(wǎng)

差分電容?沒看錯吧,有這種電容嗎?當(dāng)然是沒有的,只是這個電容并聯(lián)在差分信號P/N中間,所以我們習(xí)慣性的叫它差分電容罷了。如下圖一中紅色框中所示即我們今天的主角,下面容我慢慢給大家介紹。

【往期回顧】DDR3系列之時(shí)鐘信號的差分電容【轉(zhuǎn)發(fā)】HFSS分析圖片1

圖一

大家看到它是否有種似曾相識又不曾見過的感覺?確實(shí),它只不過是一個普普通通的不起眼的電容罷了!但是,如果它真的只是一個普通的電容,高速先生也不屑拿出來和大家講了,其實(shí)它普通的表面隱藏著很深的道道。到底有什么呢?噓!一般人我不告訴他!

圖一是Intel平臺設(shè)計(jì)指導(dǎo)上經(jīng)常可以看到的DDR3時(shí)鐘拓?fù)浣Y(jié)構(gòu),我們也經(jīng)常會在仿真實(shí)踐中去人為的添加這個差分電容,如下圖二時(shí)鐘信號一拖四所示為我們在設(shè)計(jì)中看到的一個真實(shí)案例。

【往期回顧】DDR3系列之時(shí)鐘信號的差分電容【轉(zhuǎn)發(fā)】HFSS分析圖片2

【往期回顧】DDR3系列之時(shí)鐘信號的差分電容【轉(zhuǎn)發(fā)】HFSS分析圖片3

圖二無差分電容的時(shí)鐘信號拓?fù)浼安ㄐ?

雖然看起來這個波形還湊合,沒有太大的問題,但還是有優(yōu)化的余地(工程師的強(qiáng)迫癥又來了,真是傷不起啊!),可以通過在前端并聯(lián)一個電容來優(yōu)化,如下圖三所示為并聯(lián)了2.2pF差分電容后的拓?fù)浣Y(jié)構(gòu)和仿真波形。

【往期回顧】DDR3系列之時(shí)鐘信號的差分電容【轉(zhuǎn)發(fā)】HFSS分析圖片4

【往期回顧】DDR3系列之時(shí)鐘信號的差分電容【轉(zhuǎn)發(fā)】HFSS分析圖片5

圖三有差分電容的拓?fù)浣Y(jié)構(gòu)和波形

在前端加了差分電容后,雖然上升沿有微小的變緩,但波形真的是呈現(xiàn)了一個完美的正弦波曲線,振蕩消除了,實(shí)在是苦逼的工程師們居家(埋頭實(shí)驗(yàn)室)旅行(客戶現(xiàn)場出差)、殺人滅口(消除反射等)之必備良方。此優(yōu)化設(shè)計(jì)也已經(jīng)投入使用,在加了這個電容后系統(tǒng)能穩(wěn)定運(yùn)行在800MHz的頻率,如果沒有焊接這個電容,系統(tǒng)只能穩(wěn)定運(yùn)行在667MHz,運(yùn)行到800MHz時(shí)系統(tǒng)時(shí)有錯誤發(fā)生。

看到這里,一些腦洞大開的工程師可能會問,這個電容的位置有什么講究嗎?我可不可以把這個電容放在最后面那個顆粒?高速先生就喜歡有人提這種高質(zhì)量的問題。下面還是看看仿真結(jié)果吧。

首先看看將電容放在第一個顆粒處的仿真結(jié)果,如下圖四所示。