原創】高速電路之信號完整性設計check list

2019-03-15  by:CAE仿真在線  來源:互聯網

編者注:高速PCB設計有很多比較考究的點,包括常規的設計要求、信號完整性的要求、電源完整性的要求、EMC的要求、特殊設計要求等等。本文主要是針對高速電路信號總線做了一些比較常規的要求列舉了一些檢查要點,其實還可以進一步的細化,比如針對1.6mm板厚的設計,使用的diff-end via的結構是8mil的drill,16mil的pad,40mil的anti-pad,36mil的via間距。這都需要根據實際的情況而定。所以網上很多經驗法則都是僅供參考的,包括本文也是如此。

隨著信號速率的提升,電子產品設計也是越來越復雜。無論設計的能力有多強、設計經驗多豐富,總會出現一些意向不到的問題。所以很多公司,都會有一些設計規則,讓大家在設計中有據可依,也可以在設計完成之后作為checklist,一步一步的檢查。下面列舉了一些在信號完整性以及電源完整性中需要檢查的點:

1、阻抗是否滿足設計要求,這主要根據傳輸線的結構檢查確認。不同的總線有不一樣的需求。

2、高速信號線不要跨分割布線。

3、拓撲結構是否滿足設計要求,對于SerDes總線,基本都是采用的點對點的設計結構,但是對于Memory,會涉及到T-type和Fly-by結構的選擇,以及拓撲結構中每一段傳輸線的結構。

4、差分對內等長是否滿足要求。對于速率特別高的總線,盡量滿足等相位或者等時的要求。

5、對于特定的總線,其對與對之間等長是否滿足要求。

6、高速信號網絡不要布在板邊,在比較大的散熱通道附近也不要有高速信號線。

7、信號線與信號之間的距離是否足夠大,使串擾足夠小。

8、如果要給高速信號網絡包地線保護,那么要有足夠的距離(3W),避免因為包地導致新的信號完整性問題。

9、發送端與接收端的信號線距離盡量遠,能分層布線最好。

10、在高速電路的PCB板中不要出現浮銅,要么去掉,要么在浮銅上加GND via。

11、高速信號網絡的via不易過多,一般除了BGA或者Connector處,其它區域不超過1個,最差不超過2個via,同時要優化via到比較合適的大小。

12、觀察高速信號的stub是否足夠短,是否需要使用Back-drill。

13、高速信號線在換層時,其via附近是否有伴隨GND Via。

14、如果信號線有冗余設計,要確保傳輸線的stub要足夠短,盡量減少信號完整性問題。

15、電源平面的設計是否滿足通流的要求。

16、去耦電容的擺放是否合適,一般都是越小容量的電容越靠近芯片的擺放。

17、去耦電容的出線是否滿足短而粗的要求。

以上只是之前做產品時做的關于高速產品設計簡單SI部分的checklist。對于具體的產品和總線都有布線和結構等具體的要求。

不管是設計工具,還是仿真工具都在朝著越來越方便高效的方向發展。這樣工程師在設計過程中都可以方便地使用工具進行仿真驗證并檢查設計的是否滿足要求。

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